Convertus Decima Digital

La via semplice

Poche settimane fa ho pubblicato i risultati dei miei studi e le prove inerenti l'uso della decimazione in un DAC zero-oversampling. Sfortunatamente non ero ancora in grado, all'epoca, di trovare un processo digitale che potesse effettuare la decimazione in modo semplice, proteggendo il segnale audio da qualsivoglia contaminazione

A pochi giorni di distanza dalla pubblicazione stavo studiando come connettere un'altro DAC al CS8412, all'improvviso ho scoperto quello che non ero riuscito a capire per un paio d'anni - la via comoda per la decimazione.

Non parlerò in questa sede delle ragioni della decimazione. Se volete avere informazioni dettagliate basta che diate uno sguardo all'articolo sul Convertus Decima non digitale.

L'approccio

La soluzione era effettivamente molto semplice. Richiedeva soltanto qualche ulteriore conoscenza sulle funzionalità del CS8412.

Il ricevitore digitale CS8412 accetta un flusso S/PDIF da un lato e, come nel modo in cui è stato usato fino ad ora nel Convertus e nel Convertus Decima (Modo 2 normale, I2S compatibile), da questo costruisce quattro flussi digitali:

• un clock master MCK (11.2896 MHz, 256*Fc), che è l'uscita grezza del PLL,
• un clock seriale, SCK (2.8224 MHz, 64*Fc), che fornisce il sincronismo con cui escono i singoli bit di dati (ci sono 32 bit di dati per canale nel flusso)
• un clock di sincronismo (FSYNC, 44.100KHz, Fc), che mostra quando una nuova parola è in uscita e qual'è il canale a cui si riferiscono i bit di dati che correntemente vengono messi in uscita
• il flusso dati.

Ora, MCK e DATA sono sempre uscite, ma SCK e FSYNC possono essere programmate, tramite i quattro pins M0-M3, come ingressi o uscite. Il Modo 3 (M0=1, M1=1, M2=0, M3=0) in particolare, è anche I2S compatibile, ma il flusso dati si ottiene sulla base di SCK e FSYNC che può essere ottenuto da un circuito esterno.

Quindi in teoria, se vogliamo renderci la vita complicata di proposito, possiamo selezionare semplicemente il Modo 3, prendere MKC dal CS8412, dividerlo per 4 per costruire SCK e quindi dividere SCK per 64 per ottenere FSYNC , dare in pasto SCK e FSYNC al CS8412 e ogni cosa dovrebbe funzionare esattamente come con il rigeneratore normale.

Questo è ovviamente dovuto al fatto che lo 8412 è stato specificatamente costruito con questo scopo, e i dati sono quindi doppiamente bufferizzati se FSYNC e SKC sono configurati come ingressi.

Il CS8412 ha anche alcune caratteristiche predefinite nel caso in cui i clock SCK e FSYNC sono asincroni rispetto al flusso d'ingresso. Nel caso in cui una nuova parola è richiesta dal clock FSYNC prima che una nuova sia stata letta, si attiva un flag di errore, ma non si crea un "buco" nel flusso dati di uscita: il vecchio campione viene nuovamente rimandato in uscita.

Dall'altra parte, il TDA1543 a tal proposito supporta fino a un sovraccampionamento 4x; FSYNC (chiamato WS nella documentazione del TDA1543) può arrivare a 192kHz e la frequenza di SCK (BCK) può arrivare a 9.2 MHz.

E questa è l'idea: se costruiamo un SCK a 5.6448MHz (128*Fc) e FSYNC a 88.2KHz (2*Fc) e li inviamo al CS8412, quest'ultimo presenterà in uscita due sequenze di campioni di bit identiche per ogni campione in ingresso. Il flag di errore sarà attivato, ma dal punto di vista del flusso di dati il funzionamento è corretto.

Dall'altra parte, il TDA1543 assumerà il flusso di dati in ingresso come sovraccampionato di un fattore 2, e manderà in uscita i singoli campioni in sequenza con una velocità doppia rispetto al normale. Ovviamente ogni canale di uscita rimarrà comunque allo stesso livello per due cicli FSYNC, ossia per un ciclo Fc completo, come nel flusso digitale ogni coppia di campioni (uno per ogni canale) è ripetuto due volte.

Ora, se mascheriamo l'uscita di uno dei due campioni digitali identici, forzando tutti i suoi bit a zero, il DAC presenta in uscita un campione con il valore originale per un ciclo FSYNC, e un voltaggio nullo per il successivo.

Essendo quindi FSYNC il doppio di Fc=44.1KHz, abbiamo ottenuto la nostra uscita decimata, e un metodo molto semplice per abilitare e disabilitare la decimazione digitale.

Non sono completamente convinto che questa sia la situazione che hanno considerato coloro che hanno progettato il CS8412. In pratica, normalmente non c'è bisogno di estrarre dati in manera più veloce di quella normale. Ma anche se sui data sheets non si tiene conto di questa situazione, il caso di un clock asincrono SCK (e in particolare velocissimo) rispetto al colck derivato dalla SPDIF viene preso in considerazione e descritto, e il progetto usa questi requisiti: in questo modo dovrebbe risultare decisamente valido. L'ho provato con due differenti configurazioni, con due diversi ricevitori e con due diversi convertitori, e lavora bene in entrambi i casi.

Il circuito

L'implementazione del Convertus Decima Digital è quindi piuttosto semplice.

Il CS8412 deve essere settato nel Modo 3 invece che nel Modo 2 (alzando il pin M0 a +5V). MCK è portato al clock di U601 e U602, due divisori binari a quattro bit collegati in cascata, in modo che il secondo inizi a contare quando il primo raggiunge l'overflow, ma entrambi sincroni con MCK.

Il clock MCK/2 (QA di U601) è il nostro nuovo SCK/BCK, da portare al CS8412 e al DAC. MCK/128 (QC di U602) è invece il nuovo FSYNC/LRCK. Il clock MCK/256 (QD di U602) viene invece usato per mascherare una delle due uscite di campioni, ma deve essere allineato correttamente a FSYNC ritardandolo per un periodo BCK; ciò si ottiene con un flip flop di tipo D U603B, che è comandato con MCK/4 (che presenta il fronte di salita sincronizzato con il fronte di discesa di SCK). Le due porte NAND sono usate per ripulire uno dei due campioni SDATA basati sul clock ritardato MCK/256.

Per disabilitare la decimazione è sufficiente collegare il piedino di preset (/PRE) di U603B a massa: in questo caso la sua uscita Q resta costantemente alta, e SDATA resta non mascherata per tutto il tempo. Il DAC riceve quindi due campioni identici e mantiene lo stesso livello di uscita per un intero ciclo Fc.

Il suono

Per quanto riguarda il suono, la decimazione digitale ha esattamente lo stesso effetto di quella analogica. Il livello di uscita apparente è diminuito, ma appatentemente il calo è maggiore alle basse frequenze rispetto a quelle altissime, per cui il bilanciamento totale è migliorato, con un maggiore dettaglio, maggiore impatto e velocità.

C'è qualche grande miglioramento nel suono rispetto alla decimazione analogica? Bene, non vorrei esagerare dicendo ciò, in quanto ho trovato la versione analogica molto riposante e pulita, senza nessun rumore particolare. Ma in pratica questa modalità sembra certamente più sicura e più corretta rispetto a quella analogica per implementare la decimazione.

Infatti, questa è la strada semplice.

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